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dc.contributor.advisorLloris Ruiz, Antonioes_ES
dc.contributor.advisorOrtega Lopera, Julio es_ES
dc.contributor.authorParrilla Roure, Luis es_ES
dc.contributor.otherUniversidad de Granada. Departamento de Electrónica y Tecnología de Computadoreses_ES
dc.date.accessioned2013-10-25T12:07:41Z
dc.date.available2013-10-25T12:07:41Z
dc.date.issued1997es_ES
dc.identifier.urihttp://hdl.handle.net/10481/28748
dc.description.abstractEn los ultimos años ha surgido un gran interes por la realizacion de circuitos logicos utilizando sintesis and- exor debido a que, en general, este tipo de circuitos requieren menor numero de puertas que los and-or para su realizacion, y a una serie de trabajos que indican que el test de estructuras and-exor resulta mas simple. este hecho es especialmente relevante en el diseño de circuitos integrados vlsi por la gran importancia y complejidad que presenta el proceso del test en tales circuitos, y en implementaciones con fpgas, donde se consigue un gran ahorro de puertas frente a la sintesis and-or. las interesantes propiedades de la logica and-exor son conocidas desde hace cierto tiempo, pero no han podido ser aprovechadas hasta la actualidad por dos inconvenientes que presentaba este tipo de sintesis: a) la puerta exor requeria mayor area que la or para su integracion. b) no existia un procedimiento de minimizacion and-exor que proporcionara resultados satisfactorios en un tiempo razonable. la cuestion a) se ha resuelto con los avances en la tecnologia de fabricacion de circuitos integrados, y queda totalmente eliminada si se utilizan dispositivos programables del tipo pla o fpga. el inconveniente b) no se encuentra resuelto, aunque la disponibilidad de ordenadores con mayor capacidad de procesamiento y memoria esta permitiendo grandes avances en este terreno. en esta tesis se desarrolla una solucion a la cuestion b) basada en un nuevo planteamiento de la minimizacion and-exor como problema de optimizacion combinatoria. el procedimiento de minimizacion desarrollado, a diferencia de los demas que aparecen en la literatura, utiliza un algoritmo no determinista como es el enfriamiento simulado para controlar la aplicacion de un conjunto de reglas de reescritura sobre las funciones a minimizar. la utilizacion de un metodo no determinista permite decidir que calidad de la solucion se va a obtener segun el tiempo de ejecucion que se este dispuesto a esperar. un procedimiento determinista no admite esta posibilidad, y no puede mejorarse la solucion mediante un aumento del tiempo de ejecucion. el procedimiento desarrollado en la memoria, denominado rrmin2, permite la minimizacion and- exor de funciones completamente o incompletamente especificadas, con una o varias salidas. se han realizado pruebas experimentales, comparando el procedimiento con los metodos mas importantes que aparecen en la literatura; obteniendose unas prestaciones mucho mejores por parte de rrmin2. por otra parte, se ha tratado de aprovechar la disponibilidad actual de sistemas multiprocesador o, en su defecto, de una serie de ordenadores conectados en red, de la que se dispone en cualquier departamento dedicado al diseño de sistemas digitales y/o circuitos integrados con el objetivo de reducir los tiempos de ejecucion. para ello se ha procedido a paralelizar el procedimiento desarrollado usando el software de dominio publico pvm (parallel virtual machine), muy extendido y utilizado por una gran cantidad de plataformas multiprocesador, y que ademas permite de forma sencilla utilizar una red de estaciones de trabajo como un sistema multiprocesador de memoria distribuidaes_ES
dc.description.sponsorshipUniv. Granada, Departamento de Electrónica y Tecnología de la Computación. Leída 30-04-97es_ES
dc.format.extent273 p. ; 29 cmes_ES
dc.format.mimetypeapplication/pdfes_ES
dc.language.isospaes_ES
dc.publisherUniversidad de Granadaes_ES
dc.rightsCreative Commons Attribution 3.0 Licensees_ES
dc.rights.urihttp://creativecommons.org/licenses/by/3.0es_ES
dc.subjectDiseño lógicoes_ES
dc.subjectElectrónica digital es_ES
dc.titleUn nuevo procedimiento para la minimización and-exor y su paralelización en sistemas de memoria didtribuidaes_ES
dc.typeinfo:eu-repo/semantics/doctoralThesises_ES
dc.subject.udc621.38es_ES
dc.subject.udc33es_ES
europeana.typeTEXTes_ES
europeana.dataProviderUniversidad de Granada. España.es_ES
europeana.rightshttp://creativecommons.org/licenses/by-nc-nd/3.0/es_ES
dc.type1Tesises_ES


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