Procesamientom digital de señales de altas prestaciones utilizando el sistema numérico de residuos

Abstract

La Tesis Doctoral realiza un estudio de las aplicaciones del Sistema Numérico de Residuos (RNS: Residue Number System) para el procesamiento numérico de altas prestaciones, con especial atención al procesamiento digital de señales, y presenta una serie de nuevas estructuras de cálculo que permiten mejorar la implementación de aplicaciones de procesamiento digital mediante el RNS. El RNS es un sistema de representación de números enteros a partir de un conjunto de números primos entre sí, llamados módulos. Las principales características del RNS son la ausencia de propagación de acarreo entre canales, reduciéndose, por tanto, los retardos asociados a la propagación de acarreos en los esquemas aritméticos convencionales, y la realización de las operaciones de suma, resta y multiplicación de manera paralela sobre el conjunto de módulos, lo que permite acelerar notablemente las operaciones y disminuir el rango dinámico de las unidades de cálculo. Por otra parte, los principales inconvenientes se refieren a las dificultades para la detección del desbordamiento y la ausencia de división. Como consecuencia, las aplicaciones clásicas del RNS se han centrado en la realización de filtros FIR, cálculo de transformadas discretas y, en general, aplicaciones basadas en la realización de un elevado número de sumas y productos. En esta Tesis Doctoral se presenta una modificación a los multiplicadores isomórficos submodulares que permite realizar un diseño con segmentación de cauce. Haciendo uso de este nuevo multiplicador y del restador de rotación-selección, se propone un nuevo algoritmo de escalado que resulta más ventajoso que las alternativas existentes en la literatura en términos de la relación entre velocidad y coste cuando la constante de escalado es el mínimo de los módulos. Por otra parte, se propone un nuevo algoritmo de escalado basado en tablas de consulta que supone un tiempo fijo de cálculo equivalente a dos ciclos de acceso a memoria. Lo que es más, cuando esta nueva alternativa se traduce en requerimientos excesivos de memoria, puede combinarse con las propuestas iterativas previas en dos nuevos algoritmos mixtos que suponen un compromiso entre coste y velocidad frente al nuevo algoritmo basado en tablas de consulta al mismo tiempo que superan a las alternativas existentes en la literatura.En lo que se refiere a las aplicaciones del RNS, la Tesis recoge la implementación de una estructura CIC para supresión de tres etapas basada en el RNS. Esta estructura se ha implementado a través de la familia FLEX10K de Altera, de forma que la estructura basada en el RNS supera en un 54% las prestaciones de su equivalente binaria. Además, se ha implementado esta estructura RNS con reducción del rango dinámico a lo largo de las diferentes etapas. Así, se consigue un 36% de ahorro en recursos frente a la alternativa RNS con rango dinámico total en todas las etapas, al tiempo que se mantiene una ventaja en velocidad del 43% frente a la estructura binaria. Por otra parte, se ha introducido la estructura DA-RNS, que supone la fusión de las principales características del RNS con la aritmética distribuida. Para evaluar las prestaciones de esta nueva arquitectura y compararla con la aritmética distribuida clásica, se han implementado diversos filtros FIR sobre la familia FLEX10K de Altera en base a ambas alternativas. Se ha mostrado que la ventaja en velocidad de la arquitectura DA-RNS sobre la aritmética distribuida clásica aumenta al hacerlo el número de etapas o la precisión de los ejemplos de diseño, para los que se ha obtenido hasta un 35% de mejora.Por último, las características del RNS pueden aprovecharse para otros propósitos. En concreto, se ha propuesto una nueva estrategia de sincronización VLSI para sistemas basados en el RNS, consistente en la aplicación de una señal de reloj independiente para cada canal. Se ha propuesto una celda de seis transistores para la generación de la nueva estrategia, y se ha mostrado a través de la simulación de un sistema de cinco canales que dicha estrategia se traduce en una reducción de los picos de corriente y su variación temporal en las líneas de alimentación del circuito, al tiempo que se elimina la necesidad de distribución de una señal de reloj global por todo el chip. Esto se traduce en la simplificación de los procesos de diseño VLSI